کارآیی روش های بهینه سازی چندهدفه به خصوص روش های مبتنی بر هوش جمعی سبب شده است پژوهشگران به منظور حل مسائل پیچیده مهندسی با اهداف چندگانه متناقض به صورت چشمگیری به استفاده از این روش ها گرایش پیدا کنند. این مقاله با هدف ارزیابی عملکرد گونه های جدید و قدرتمند روش های ابتکاری چندهدفه مبتنی بر هوش جمعی (شامل نسخه های چندهدفه الگوریتم های MOPSO، MOGWO، NSGSA، MOGOA، MOIPO، MOMIPO و MOALO)، از آنها برای طراحی بهینه یک فلیپ فلاپ مبتنی بر تقویت کننده حسی (SAFF) با استفاده از تکنولوژی COMS18/0 میکرومتر بهره گرفته است. در این مقاله، مقادیر پهنای کانال ترانزیستورهای مدار به عنوان متغیرهای طراحی و مقادیر توان متوسط کل و تاخیر به عنوان مقادیر برازندگی دو تابع هدف در قالب مسئله بهینه سازی چندهدفه با استفاده از الگوریتم های بهینه سازی هوشمند مبتنی بر هوش جمعی برای دستیابی به مقادیر مطلوب حاصل ضرب توان-تاخیر (PDP) تخمین و بهینه سازی می شوند. با مقایسه نتایج به دست آمده برای کلیه روش های بهینه سازی چندهدفه بالا، روش MOGOA از عملکرد بهتری برخوردار بود؛ به طوری که این روش توانست در شاخص های آماری برازندگی ها و معیارهای سنجش روش های بهینه سازی چندهدفه نسبت به سایر روش ها کارکرد بسیار مطلوبی را نشان دهد. همچنین، با به کارگیری روش MOGOA توان متوسط 24 میکرووات، تاخیر 4/95 پیکوثانیه و PDP 29/2 فمتوژول به دست آمد که بیان کننده مصالحه ای مطلوب میان مقادیر توان و تاخیر است.

ترانزیستورهای نانو-نوار گرافینی (GNRFETs) به عنوان یک گزینه امیدوارکننده برای جایگزینی ترانزیستورهای سیلیکونی متداول در تکنولوژی نسل آینده مطرح می باشند. کانال GNRFET در مقیاس چند نانومتر است و از این رو بررسی تاثیر تغییرات فرایند ساخت بر روی عملکرد مدارها بسیار حایز اهمیت خواهد بود. در این مقاله، تاثیر تغییرات فرایند ساخت نظیر ضخامت اکسید، طول کانال و تعداد خطوط دایمر بر روی تاخیر، توان و حاصل ضرب انرژی-تاخیر (EDP) فلیپ فلاپ مبتنی بر SB-GNRFET ارزیابی شده و مورد تجزیه و تحلیل قرار گرفته است. علاوه بر آن شبیه سازی مونت کارلو نیز برای تحلیل آماری این تغییرات انجام شده است. با تغییر ضخامت اکسید از مقدار نامی به 1/15nm، تاخیر انتشار و EDP به ترتیب به میزان 31/57 و 60/62 درصد افزایش می یابد. همچنین تغییر طول کانال کمترین میزان تاثیر را بر روی مشخصه فلیپ فلاپ دارد. با افزایش یک واحد تعداد خطوط دایمر از مقدار نامی، تاخیر انتشار و EDP به ترتیب به میزان 315/48 و 204/79 درصد افزایش می یابد. همچنین نتایج حاصل از شبیه سازی مونت کارلو نشان می دهد که مشخصه فلیپ فلاپ نسبت به تغییر ضخامت اکسید یک توزیع هیستوگرام با میزان گستردگی 2/46، 1/57 و 2/39 برابر نسبت به تغییر خطوط دایمر دارد.

استفاده از مدارات چندسطحی می تواند باعث کاهش اتصالات داخل تراشه شود. کاهش اتصالات داخل تراشه ها باعث کاهش حجم تراشه و اتلاف توان در اتصالات می گردد. در سال های اخیر با توجه به توانایی نانوالکترونیک در طراحی مدارات چندسطحی، تحقیقاتی در این زمینه رونق گرفته است. مدارات ترتیبی، فلیپ فلاپ ها از اجزای مهم پردازنده ها و مدارات VLSI هستند. در این مقاله برای اولین بار، فلیپ فلاپ سه سطحی با پالس ژنراتور پیشنهاد گردیده و همین طور فلیپ فلاپ دیکد باینری به سه سطحی و نیز اولین فلیپ فلاپ با استفاده از بافر معرفی شده و سپس این فلیپ فلاپ ها با خودشان و مدارات قبلی مقایسه شده اند. همچنین از این فلیپ فلاپ ها در طراحی شمارنده سه سطحی استفاده شده است. نتایج شبیه سازی با نرم افزار HSPICE بیانگر عملکرد صحیح مدارات پیشنهادی می باشد. در مدل فلیپ فلاپ پالس ژنراتور STI %20، در فلیپ فلاپ SP %30 و در فلیپ فلاپ با بافر 30% بهبود در تأخیر و کاهش در تعداد ترانزیستور وجود دارد. همین طور در جدول مقایسه، مزایا و معایب هر کدام مورد بررسی قرار گرفته است.

در مدارهای محاسباتی، قطع غیرمنتظره منبع ولتاژ باعث از دست رفتن داده ها و انجام مجدد محاسبات می شود. این امر باعث کاهش سرعت محاسبات و افزایش توان مصرفی می گردد. در نتیجه امروزه طراحی مدارهای محاسباتی با استفاده از عناصر غیرفرار بسیار مورد توجه قرار گرفته است. در این مدارها پیاده سازی تکنیک power-gating که نقش مهمی در کاهش توان نشتی ایفا می کند آسان تر و کم هزینه تر است. در مدارهای غیرفراری که تاکنون پیشنهاد شده است از یک مدار پشتیبان گیر مجزا استفاده می شود که در فاصله های زمانی مشخص، عمل ذخیره سازی حالت D-flip-flop های روی تراشه را انجام می دهد. اما استفاده از مدار پشتیبان گیر مجزا، در نهایت منجر به افزایش توان مصرفی کل، سطح اشغال شده، و کاهش سرعت محاسبات می گردد. علاوه براین، مدار پشتیبان گیر به سیگنال های کنترلی خارجی نیازمند است که پیچیدگی سیستم را افزایش می دهد. برای حل این مشکلات، در این مقاله یک فلیپ فلاپ غیر فرار جدید، با قابلیت پشتیبان گیری همزمان از داده، پیشنهاد شده است که برای پیشبرد اساسی الگوی محاسبات غیرفرار، از ترانزیستور فروالکتریک NCFET استفاده می کند. فلیپ فلاپ پیشنهاد شده برای عملیات پشتیبان گیری و بازیابی، انرژی در سطح fJ و تاخیری در سطح ps دارد.

با کاهش ابعاد ترانزیستورهای CMOS که به منظور دست یابی به کارایی بیشتر است، آسیب پذیری مدارهای منطقی دیجیتال در مقابل با خطاهای نرم ناشی از برخورد ذرات پرانرژی در حال افزایش است. فلیپ فلاپ ها یکی از عناصر مهم مدارهای منطقی ترکیبی بوده که در مقابل تک رویداد واژگونی (SEU) و تک رویداد چندگره واژگونی (SEMU) بسیار آسیب پذیر هستند. در این مقاله، یک مدار فلیپ فلاپ جدید مصون در برابر SEU و همچنین مقاوم در برابر SEMU، طراحی و ارزیابی شده است. در مقایسه با کارهای مشابه قبلی، مدار پیشنهادی علاوه بر آن که دارای هزینه های طراحی کمی است، دارای مصونیت در مقابل SEU و همچنین مقاومت بالا در مقابله با SEMU نیز می باشد. این مهم به کمک تحلیل مداری و همچنین شبیه سازی های صورت گرفته تحقیق و نشان داده شده است. بر اساس نتایج حاصل از این شبیه سازی ها، مدار فلیپ فلاپ پیشنهادی در مقایسه با مدار فلیپ فلاپ مشهور و پرکاربرد MS-DICE، 20% توان مصرفی و 31% تاخیر کمتری را پیشنهاد می دهد. در ادامه این مقاله، عملکرد مدار فلیپ فلاپ پیشنهادی در مقابل تغییرات فرآیند، ولتاژ و دما (PVT) نیز مورد بررسی قرار گرفته و نشان داده شده که این مدار در مقابل تغییرات PVT نیز عملکرد قابل اطمینانی از خود نشان می دهد.

فلیپ فلاپ یکی از عناصر مهم در طراحی مدارهای دیجیتال است که کارایی آن در سرعت و توان مصرفی سیستم بسیار تأثیرگذار می باشد. در این مقاله با انجام شبیه سازی های مناسب، پارامترهای زمانی فلیپ فلاپ استاتیک به دست آمده و تأثیر ابعاد ترانزیستورهای مختلف بر این پارامترها مورد بررسی قرار گرفته است. سپس با تغییر ولتاژ تغذیه و پارامترهای فرایند ساخت، میزان تأثیر تغییرات این عوامل بر کارایی فلیپ فلاپ مورد ارزیابی قرار گرفته است. عرض ترانزیستورهای مدار بر اساس دستیابی به حاصل ضرب انرژی-تأخیر (EDP) و حاصل ضرب توان-تأخیر (PDP) مطلوب در دو حالت به صورت مجزا تعیین شده اند. سپس تأثیر تغییرات ولتاژ بر افزایش EDP و PDP در مقایسه با فلیپ فلاپ پایه مورد بررسی و ارزیابی قرار گرفته است. فلیپ فلاپ مورد بررسی در این مقاله فلیپ فلاپ استاتیک نوع D می باشد. شبیه سازی ها با استفاده از نرم افزار HSPICE در تکنولوژی 16 نانومتر و در فرکانس نامی GHz 1 انجام شده است.

تکنولوژی اتوماتای سلولی نقطه ای کوانتومی یک راهکار جایگزین برای غلبه بر محدودیتهای حاکم بر تکنولوژی CMOS است. در این مقاله، یک ساختار جدید برای لچ نوع D در تکنولوژی اتوماتای سلولی نقطه ای کوانتومی که دارای پایه های نشاندن و بازنشانی است، ارایه شده است. ساختار پیشنهادی علیرغم داشتن پایه های نشاندن و بازنشاندن، تنها دارای 35 سلول کوانتومی، تاخیری معادل با نیم سیکل کلاک و سطح مقطع اشغالی برابر با 39204 نانومترمربع است. سپس از این ساختار برای پیاده سازی فلیپ فلاپهای نوع D دارای پایه های نشاندن و بازنشاندن حساس به لبه بالارونده، پایین رونده و هر دو لبه استفاده شده است. به عنوان نمونه ساختار پیشنهادی فلیپ فلاپ نوع D حساس به لبه بالا رونده با پایه های نشاندن و بازنشانی دارای 55 سلول کوانتومی، تاخیر 75/0 سیکل کلاک و سطح مقطع اشغالی 61404 نانومترمربع است. در ادامه جهت اثبات صحت رفتاری مدار پیشنهادی در مدارهای پیچیده تر، این ساختارها در قالب آشکارساز فاز-فرکانس، تقسیم کننده فرکانسی و شمارنده مورد استفاده قرار گرفته است. برای ساختارهای پیشنهادی شبیه سازی پارامترهای توان نیز صورت گرفته است.

اتوماتای سلولی نقاط کوانتومی (QCA) با بهره گیری از پیشرفت های فن آوری نانو، بسیاری از محدودیت هایی که نیمه رسانا اکسید فلزی مکمل (CMOS) با آن روبرو شده بود را برطرف کرده است. مشخصه های نامطلوب همانند جریان های نشتی زیاد، طراحی های CMOS را در ابعاد نانو محدود می سازد. ایده ی طراحی سیستم های چند ارزشی منطقی (MVL) به جای دودویی استاندارد، برای بسیاری از طراحان جذاب شده است. کاربرد MVL در طراحی مدارهای دیجیتال، مزایای بسیاری نسبت به روش های مرسوم دارد. فلیپ فلاپ D یک مدار ترتیبی عمده در هر ثباتی است. در این مقاله، یک فلاپ فلاپ D چهار ارزشی مبتنی بر اتوماتای سلولی نقاط کوانتومی چهارچهاری (QQCA) معرفی شده و ساختار مدل چهارچهاری پیشنهادی شرح داده شده است. همچنین ما با استفاده از فلیپ فلاپ D چهارچهاری ارایه شده، یک ثبات 4 کوبیتی پیشنهاد کرده ایم. هر دو مدار توسط QCASim (نسخه چهارچهاری)، شبیه سازی و ارزیابی شده اند. QCASim می تواند نتیجه ی شبیه سازی را در قالب شکل موج و جدول صحت نمایش دهد. کار ما با سایر آثار منتشر شده مورد مقایسه قرار گرفته است. نتایج شبیه سازی نشان می دهد که مدار پیشنهادی از نظر تاخیر و مصرف انرژی کارآمد است.

1در این مقاله ساختاری جدید از آدرس دیکودرها (Address Decoder) بر مبنای فلیپ فلاپ (Flip Flop) برای بخش بیدارکننده سخت افزارهای بیسیم که با جذب انرژی محیط روشن نگاه داشته می شوند، ساختار پیشنهادشده برای آدرس دیکودر دیجیتال فوق کم توان در مقایسه با ساختار آدرس دیکودر دیجیتال متداول بسیار کم توان بوده و در سیستم هایی با طول آدرس بلندتر و نرخ داده بالاتر به همان میزان توان مصرفی پایین خواهد داشت. به منظور کاهش توان مصرفی، در ساختار پیشنهادی از مدار دیجیتال با ساختار ترتیبی و مدار های مقایسه گر و فعال گر و طراحی حالت خواب برای فلیپ فلاپ ها استفاده شده است و میزان تأخیر فعال شدن فلیپ فلاپ ها جهت محاسبه تأخیر در پاسخ دهی مدار بر اساس میزان توان ایستا ناشی از روشن بودن ماسفت ها بررسی می شود. شبیه سازی ساختارهای پیشنهادی بر اساس فناوری nm CMOS 32 با ابزار شبیه سازی Hspice نشان می دهد که در ساختارهایی با طول آدرس 64 بیت و نرخ داده ورودی 100 کیلوبیت بر ثانیه در مقایسه با ساختار متداول بیش از 90% کاهش توان مصرفی خواهیم داشت. همچنین مقایسه نتایج باکارهای مشابه و اضافه کردن بخش گیرنده ی مخابراتی از کارهای مشابه کاهش 50% از توان مصرفی سیستم بیدارکننده را گزارش می دهد.